深入剖析 VLSI 测试与可测试性设计（DFT）：从理论到实战

2026-02-05 05:14:34 0条评论 3次阅读 0人点赞

在这篇文章中，我们将共同探讨超大规模集成电路（VLSI）领域中至关重要的一环——测试与可测试性设计。作为一名工程师，你可能经历过这样的时刻：一款芯片流片回来，功能却不对，或者在某些极端条件下无法稳定工作。这时，测试的重要性就不言而喻了。我们将一起探索如何通过精心的设计和严格的测试流程，确保芯片在制造后能够正确、可靠地工作，并为你展示如何将这些理论应用到实际的设计流程中。

1 为什么我们需要关注 VLSI 测试？
2 理解故障模型：将物理缺陷转化为逻辑错误
3 关键测试技术详解
4 深入理解可测试性设计（DFT）
5 测试压缩与降低测试成本
6 VLSI 测试面临的挑战与最佳实践
7 总结与后续步骤

为什么我们需要关注 VLSI 测试？

在 VLSI 领域，测试绝不仅仅是制造后的一个简单步骤，它是设计生命周期中不可或缺的保障机制。简单来说，测试是验证制造后的芯片功能是否正常并符合设计规范的过程。由于制造工艺（如光刻、蚀刻、掺杂等）极其复杂，不可避免地会引入物理缺陷。如果没有有效的测试手段，这些有缺陷的芯片一旦流向市场，导致的后果可能是灾难性的，从设备宕机到高昂的召回成本。

测试的核心目标包括：

缺陷检测： 识别制造过程中产生的物理缺陷。
质量保证： 确保只有合格的芯片才能交付给客户（这一步通常被称为“老化测试”或 Burn-in）。
设计改进： 通过测试数据反馈，发现设计中的薄弱环节，为下一版迭代提供依据。

你可能会问，为什么不直接模拟所有情况？虽然仿真非常重要，但它无法覆盖制造过程中所有可能的物理变异。因此，我们需要在物理芯片上进行实际测试。尽早发现故障可以节省大量的时间和金钱，这使得测试成为 VLSI 生产周期中的关键一步。

理解故障模型：将物理缺陷转化为逻辑错误

在实际测试中，直接去检测每一个微小的物理缺陷（如硅片上的划痕或断裂的连线）是不现实的。我们需要一种抽象的方法，将物理缺陷映射到电路的逻辑层面，这就是故障模型的作用。它是对芯片中可能出现的缺陷的简化表示，帮助我们在测试过程中预测和检测可能的故障。

常见的故障模型

让我们来看看几个你必须掌握的核心故障模型：

固定型故障： 这是最基础的故障模型。想象一下，电路中的某根信号线因为断路或短路，被永久地“卡”在逻辑 0 或逻辑 1 的状态，无论输入如何变化，输出都不变。这就是固定型故障。

Stuck-at-0 (SA0): 信号固定为 0。*
Stuck-at-1 (SA1): 信号固定为 1。*

桥接故障： 当两根本不应连接的信号线发生了意外的短路连接时，就会发生桥接故障。这通常表现为线与或线或逻辑，导致信号干扰和逻辑错误。随着工艺尺寸的不断缩小，这种故障变得越来越常见。

延时故障： 这是最隐蔽的故障。信号虽然在逻辑上是正确的，但传输速度太慢，超过了时钟周期的允许范围，导致时序错误。这对于高性能芯片来说是一个巨大的挑战，通常需要先进的时序分析来捕捉。

利用故障模型，我们可以生成测试模式，以高效地检测这些缺陷。它将复杂的物理失效简化为可管理的测试场景，是我们进行自动化测试生成的基础。

关键测试技术详解

基于上述故障模型，我们发展出了一套系统的测试方法。让我们深入探讨几种关键的测试技术。

1. 功能测试 vs 结构测试

功能测试： 就像我们在仿真环境中做的那样，通过施加输入模式并比较输出结果与预期值，检查芯片的行为是否符合预期。然而，随着芯片规模指数级增长，仅靠功能测试覆盖所有内部状态几乎是不可能的，因为它太慢了。
结构测试： 为了解决覆盖率问题，我们将目光转向了芯片的内部结构。我们不关心芯片实现了什么功能（比如计算器或处理器），我们只关心内部电路是否完好。通过使用扫描链等技术，我们可以直接控制和观察内部触发器，极大地提高了故障覆盖率。

2. 自动测试图形生成（ATPG）

你可能会想，手动编写测试用例太累了。确实如此。ATPG 是一种利用软件工具根据逻辑网表和故障模型自动生成高效率测试模式的技术。它的目标是使用最少的测试向量，最大化故障覆盖率。

代码示例 1：简单的 ATPG 概念模拟（Python 伪代码）

虽然商业 ATPG 工具（如 Synopsys TetraMAX 或 Siemens Tessent）极其复杂，但我们可以用一段简单的 Python 代码来理解其背后的逻辑——针对特定电路生成能够检测固定型故障的输入。

def simple_atpg_for_and_gate(a, b, expected_output):
    """
    模拟针对一个与门（AND）的简单 ATPG 逻辑。
    目标：检测输出端是否存在 Stuck-at-0 (SA0) 故障。
    原理：要检测输出 SA0，我们需要让正常输出为 1。
    如果此时实际测得输出为 0，则说明存在 SA0 故障。
    """
    print(f"--- 正在测试 AND 门输出 SA0 故障 ---")
    print(f"施加输入: A={a}, B={b}")
    
    # 正常逻辑计算
    normal_output = a and b
    
    if normal_output == expected_output:
        print(f"预期结果 (正常逻辑): {normal_output}")
        print(f"如果实际测量值不等于 {normal_output} (例如为 0)，则检测到故障 SA0")
        print(f"测试向量 [{a}, {b}] 有效。
")
        return True
    else:
        print(f"该输入无法激活故障，需更换测试向量。
")
        return False

# 实战演练：我们想要检测 AND 门输出的 SA0 故障
# 只有当输入 A=1, B=1 时，输出才为 1，此时才能检测到输出是否卡在 0
print("场景 1: 试图用 (0, 1) 检测故障")
simple_atpg_for_and_gate(0, 1, 1) # 无效

print("场景 2: 试图用 (1, 1) 检测故障")
simple_atpg_for_and_gate(1, 1, 1) # 有效，这是 ATPG 生成的向量之一

3. 内建自测试（BIST）

当芯片复杂到连外部测试仪都无法满足测试速度或数据量要求时，我们需要内建自测试（BIST）。这种技术在芯片内部集成额外的测试硬件（如模式生成器和响应分析器），让芯片能够“自己测试自己”。

代码示例 2：简单的线性反馈移位寄存器（LFSR）实现

LFSR 是 BIST 中常用的伪随机模式生成器。让我们看看如何在硬件描述语言中构建一个 4 位 LFSR。

// 4位 LFSR 用于生成伪随机测试模式
module lfsr_prng (
    input clk,          // 时钟信号
    input reset,        // 复位信号
    output reg [3:0] random_out // 伪随机输出
);
    
    // 这是一个本原多项式为 x^4 + x + 1 的 LFSR 配置
    // 常用于生成高质量的测试向量
    always @(posedge clk or posedge reset) begin
        if (reset) begin
            // 初始化种子，不能全为0，否则 LFSR 会卡死
            random_out <= 4'b0001; 
        end else begin
            // 异或逻辑：将最高位和次高位进行异或，反馈到最低位
            // 这里的逻辑取决于选定的本原多项式
            random_out <= {random_out[2:0], (random_out[3] ^ random_out[2])};
        end
    end

endmodule

/*
 * 实战见解：
 * 在实际设计中，你不会直接使用这么短的 LFSR。
 * 我们通常会使用 32 位或更长的 LFSR 来确保测试周期的足够长，
 * 从而覆盖芯片内部更多的状态空间。
 */

深入理解可测试性设计（DFT）

测试技术是手段，而可测试性设计（DFT）则是我们在设计阶段就埋下的伏笔。DFT 涉及在芯片设计中增加额外的硬件特性，使测试变得更加容易和有效。如果没有 DFT，测试复杂的现代芯片将如同在没有灯光的房间里寻找针线一样困难。

常见的 DFT 方法

扫描设计： 这是最基础的 DFT 技术。我们将芯片上的所有触发器在测试模式下连接成一条长长的移位寄存器链（扫描链）。

* 原理： 在测试模式下，我们可以通过扫描输入将数据串行移入内部触发器（控制），捕获内部状态，然后再串行移出（观察）。这使得我们可以轻松测试组合逻辑。

* 挑战： 扫描链会带来额外的布线开销和面积增加。

边界扫描： 这是一个基于 JTAG（Joint Test Action Group）标准的技术。它在芯片的 I/O 引脚周围增加了一个额外的边界扫描单元。

* 应用： 它允许我们在不使用物理探针的情况下，测试 PCB 板上芯片之间的互连是否断路或短路。这对于解决焊接后的系统级调试非常有用。

代码示例 3：边界扫描单元（Boundary Scan Cell）的行为模型

让我们通过一段 Verilog 代码来看看边界扫描单元是如何工作的。它实际上是一个多路选择器，决定数据是来自正常功能引脚还是来自扫描链。

module bs_cell (
    input data_in,      // 正常功能数据输入
    input mode,         // 测试模式控制：1=测试模式, 0=正常功能模式
    input scan_in,      // 扫描链输入
    input clk,          // 时钟
    output reg data_out, // 正常功能数据输出
    output reg scan_out  // 扫描链输出（连接到下一个单元）
);

    always @(posedge clk) begin
        if (mode) begin
            // 测试模式：捕获来自 scan_in 的数据并传递
            data_out <= scan_in; // 在某些架构中，这也可能更新到内部逻辑
            scan_out <= scan_in; // 级联传递
        end else begin
            // 正常模式：直接传递功能数据
            data_out <= data_in;
            scan_out <= data_out; // 保持当前值以备捕获
        end
    end

endmodule

/*
 * 实用见解：
 * 当你在设计 PCB 板级测试时，利用边界扫描可以检测到 BGA 封装下
 * 难以触及的引脚是否存在虚焊或短路。这在硬件调试中是救命稻草。
 */

测试压缩与降低测试成本

随着芯片规模越来越大，测试数据量和测试时间也呈指数级增长。这直接导致了测试成本的飙升，因为昂贵的 ATE（自动测试设备）是按小时收费的。如何解决这个问题？答案是测试压缩。

测试压缩原理

测试压缩技术通过在芯片内部添加解压缩逻辑，允许我们将外部的短测试向量（或称压缩向量）在内部扩展成长的测试向量。这样，我们可以减少存储在 ATE 上的数据量，并缩短数据传输时间。

常见技术： 使用针对测试向量优化的编码方案，或者利用相位移位器在内部生成随机模式。
代码视角（概念）： 就像我们在软件中使用 ZIP 压缩一样，DFT 工具会将生成的 ATPPG 模式“压缩”，而片上解压缩逻辑则充当“解压软件”的角色。

VLSI 测试面临的挑战与最佳实践

在实际工程中，我们面临着诸多挑战：

功耗问题： 在测试模式下，由于扫描链的高切换率，芯片的瞬时功耗往往远高于正常工作模式，这可能导致芯片甚至测试机烧毁。

解决方案：* 采用低功耗 ATPG 技术，例如将扫描链分段，使得只有部分链路在测试时翻转。

X态处理： 测试中遇到的不确定状态会屏蔽故障，导致测试覆盖率下降。

解决方案：* 使用 X-blocking 或 X-masking 技术，在仿真和测试中隔离未知源。

混合信号测试： 现代芯片不仅包含数字逻辑，还包含 ADC/DAC、PLL 等模拟电路。模拟电路的测试通常比数字电路更困难且耗时更长。

解决方案：* 针对模拟部分使用 BIST（如 PLL BIST）或专门的模拟测试总线。

总结与后续步骤

在这篇文章中，我们深入探讨了 VLSI 测试与可测试性设计的核心概念。从理解故障模型的基础，到掌握 ATPG 和扫描设计等关键技术，我们了解到，测试不仅仅是找 bug，它是确保芯片质量和可靠性的系统工程。

核心要点回顾：

测试是必须的： 它能拦截制造缺陷，防止昂贵的现场失效。
模型是关键： 故障模型帮助我们用逻辑的方法处理物理缺陷。
DFT 是投资： 在设计阶段投入资源进行 DFT（如扫描、BIST），可以在生产阶段获得百倍的回报。
压缩是未来： 随着工艺发展，测试压缩技术对于控制成本至关重要。

实战建议：

作为开发者，当你开始一个新的芯片设计项目时，不要等到流片前最后一刻才考虑测试。在架构设计阶段就与 DFT 工程师合作，规划时钟域、预留测试访问端口，并确保你的设计易于被测试。你可以尝试在 RTL 代码中编写可综合的 BIST 模块（如文中的 LFSR），这不仅能用于生产测试，也能用于早期的系统验证。

希望这篇文章能帮助你建立起对 VLSI 测试的扎实理解。下次当你编写 RTL 代码时，试着想一想：“这段代码能被扫描链覆盖吗？” 这种思维模式的转变，正是从初级工程师向高级工程师迈进的关键一步。

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